la crescita omoepitassiale, per cui il politipo dell'epilayer sic corrisponde al polytype del substrato sic, è compiuto da epitassia \"step-controlled\". epitassia a controllo graduale si basa sulla crescita di epilayer su un wafer sic lucidato ad angolo (chiamato \"angolo di inclinazione\" o \"angolo fuori asse\") di solito 3 ° -8 ° rispetto al piano basale (0 0 0 1) , risultante in una superficie con gradini atomici e terrazze piatte relativamente lunghe tra i gradini. quando le condizioni di crescita sono adeguatamente controllate e c'è una distanza sufficientemente breve tra i passaggi, gli adatomi si e c che colpiscono la superficie di crescita trovano la loro strada per i riser, dove si uniscono e si incorporano nel cristallo. così, si ha una crescita laterale ordinata di \"step-flow\" che consente alla sequenza di impilamento politipica del substrato di essere esattamente specchiata nell'epilayer in crescita. le wafer sic sono tagliate con orientamenti superficiali non convenzionali come ( ) e ( ) , fornire una geometria superficiale favorevole per gli epilayer per ereditare la sequenza di impilamento (cioè, il politipo) attraverso il flusso a gradini dal substrato. quando le condizioni di crescita non sono adeguatamente controllate quando i passaggi sono troppo distanti, come può accadere con superfici di substrato sic scarsamente preparate che vengono lucidate entro il 1 ° del piano basale (0 0 0 1), la crescita si adatta all'isola n ucleato e legato in mezzo alle terrazze anziché ai gradini. la nucleazione incontrollata delle isole (chiamata anche nucleazione del terrazzo) sulle superfici sic porta alla crescita eteroepitassiale di 3c-sic di scarsa qualità. per aiutare a prevenire la nucleazione di 3c-sic sulla terrazza durante la crescita epitassiale, la maggior parte dei substrati commerciali 4h e 6h-sic sono lucidati per inclinare gli angoli di 8 ° e 3,5 ° rispetto al piano basale (0 0 0 1), rispettivamente. fino ad oggi, tutta l'elettronica commerciale si basa su strati omoepitassiali che vengono coltivati su queste casse dell'asse c \"asse\" preparate (fuori asse) (0 0 0 1). la corretta rimozione della contaminazione residua della superficie e dei difetti lasciati dal processo di taglio e lucidatura del wafer sic è inoltre fondamentale per ottenere epilatori sic sicativi di alta qualità con minimi difetti di dislocazione. tecniche impiegate per preparare al meglio la superficie del wafer prima della gamma di crescita epitassiale dall'incisione a secco alla lucidatura chimico-meccanica (cmp). poiché il wafer sic viene riscaldato in una camera di crescita in preparazione per l'inizio della crescita epilayer, un attacco gassoso con pregelth in situ ad alta temperatura (tipicamente usando h2 e / o hcl) viene solitamente effettuato per eliminare ulteriormente la contaminazione superficiale e i difetti. vale la pena notare che l'elaborazione di pregrowth ottimizzata consente la crescita a flusso graduale di omoepilayers di alta qualità...
Il drogaggio in situ durante la crescita epitassiale del cvd è principalmente realizzato attraverso l'introduzione di azoto (solitamente) per n-tipo e alluminio (solitamente trimetile o trietilalluminio) per gli epilayer di tipo p. alcuni droganti alternativi come fosforo e boro sono stati studiati anche per gli epilayer di tipo n e p, rispettivamente. mentre alcune variazioni del drogaggio epilayer possono essere eseguite rigorosamente variando il flusso di gas droganti, la metodologia di drogaggio sito-concorrenza ha permesso di ottenere una gamma molto più ampia di drogaggio sic. inoltre, la concorrenza sul sito ha anche reso i drogati epilayer moderati più affidabili e ripetibili. la tecnica di dopantcontrol sito-competizione è basata sul fatto che molti droganti di sic preferenzialmente incorporano in siti di lattice o siti di lattice c. ad esempio, l'azoto si incorpora preferenzialmente in siti di lattice normalmente occupati da atomi di carbonio. epitassialmente crescendo sic in condizioni ricche di carbonio, la maggior parte dell'azoto presente nel sistema cvd (che si tratti di un contaminante residuo o introdotto intenzionalmente) può essere escluso dall'incorporazione nel cristallo sic crescente. viceversa, crescendo in un ambiente carente di carbonio, l'incorporazione di azoto può essere migliorata per formare epilayri molto drogati per i contatti ohmici. l'alluminio, che è opposto all'azoto, preferisce il sito di si, e altri droganti sono stati controllati anche attraverso la competizione del sito variando opportunamente il rapporto si / c durante la crescita dei cristalli. droghe ep epilayer che vanno da 9 × a 1 × sono disponibili in commercio e i ricercatori hanno segnalato di aver ottenuto droghe su un fattore 10 più grande e più piccolo di questo intervallo per i droganti di tipo n e p. l'orientamento della superficie del wafer influenza anche l'efficienza dell'incorporazione del drogaggio durante la crescita dell'epilayer. al momento della stesura, gli epilayer disponibili per i consumatori per specificare e acquistare per soddisfare le proprie esigenze applicative del dispositivo hanno tolleranze di spessore e drogaggio di ± 25% e ± 50%, rispettivamente. tuttavia, alcune epilayer utilizzate per la produzione di dispositivi ad alto volume sono molto più ottimizzate, mostrando una variazione del 5% nel drogaggio e nello spessore.
la tabella 5.2 riassume i principali difetti di dislocazione conosciuti trovati nelle odierne cialde commerciali 4h e 6h sicure ed epilayer. poiché le regioni attive dei dispositivi risiedono negli epilayer, il contenuto dei difetti epilettici è chiaramente di primaria importanza per le prestazioni dei dispositivi sic. tuttavia, come evidenziato dalla tabella 5.2, la maggior parte dei difetti epilettici derivano da dislocazioni trovate nel sottostrato sic sottostante alla deposizione dell'epilayer. maggiori dettagli sull'impatto elettrico di alcuni di questi difetti su dispositivi specifici sono discussi più avanti nella sezione 5.6. il difetto di micropipe è considerato il più evidente e dannoso \"dispositivo-killer\" difettoso per i dispositivi elettronici. Una micropipe è una dislocazione della vite assiale con un nucleo cavo (diametro dell'ordine di un micrometro) nel wafer sic e nell'epilayer che si estende approssimativamente parallelo all'asse c cristallografico normale alla superficie del wafer dell'asse c lucido. questi difetti impartiscono un considerevole sforzo locale al cristallo sic che si può osservare usando la topografia a raggi X o polarizzatori ottici a croce. nel corso di un decennio, gli sforzi sostanziali dei fornitori di materiali sic sono riusciti a ridurre la densità delle micropipette di wafer quasi 100 volte, e sono state dimostrate alcune sic sic completamente prive di micropipette. inoltre, sono state sviluppate tecniche di crescita epitassiale per la chiusura di micropipati di substrato sic (dissociando efficacemente la dislocazione assiale del nucleo cavo in più lussazioni a nucleo chiuso). tuttavia, questo approccio non ha ancora soddisfatto i requisiti di affidabilità elettronica per i dispositivi di alimentazione commerciale sic che operano in campi elettrici elevati. anche se i difetti micropipe \"device-killer\" sono stati quasi eliminati, i wafer commerciali 4h e 6hsic e gli epilayer contengono ancora densità molto elevate (\u0026 gt; 10.000 , riassunti nella tabella 5.2) di altri difetti di dislocazione meno dannosi. mentre queste rimanenti dislocazioni non sono attualmente specificate nelle schede tecniche dei fornitori di materiali sic, esse sono nondimeno ritenute responsabili di una varietà di comportamenti di dispositivi non ideali che hanno ostacolato la riproducibilità e la commercializzazione di alcuni dispositivi elettronici (particolarmente ad alto campo elettrico). i difetti di dislocazione delle viti assiali a nucleo chiuso sono simili nelle proprietà di struttura e deformazione ai micropipes, eccetto che i loro vettori di hamburger sono più piccoli in modo che il nucleo sia solido invece di un vuoto vuoto. come mostrato nella tabella 5.2, i difetti di dislocazione del piano basale e i difetti di dislocazione del bordo di filettatura sono anche abbondanti nei wafer commerciali. come discusso più avanti nella sezione 5.6.4.1.2, la degradazione del dispositivo elettrico 4h-sic causata dall'espansion...
per ridurre al minimo i costi di sviluppo e produzione dell'elettronica sic, è importante che la fabbricazione di dispositivi sic si avvantaggi il più possibile dell'infrastruttura di elaborazione del silicio e del wafer esistente. come verrà discusso in questa sezione, la maggior parte delle fasi necessarie per fabbricare l'elettronica sic a partire da sic wafer possono essere realizzate utilizzando processi elettronici e strumenti di fabbricazione di silicio commerciale leggermente modificati.
come discusso nella sezione 4, 4h- e 6h-sic sono le forme di gran lunga superiori della qualità dei dispositivi a semiconduttore disponibili in commercio nella forma di wafer prodotta in serie. pertanto, nel resto di questa sezione verranno esplicitamente considerati solo i metodi di elaborazione dei dispositivi 4h e 6h-sic. va notato, tuttavia, che la maggior parte dei metodi di elaborazione discussi in questa sezione sono applicabili ad altri politipi di sic, tranne nel caso di uno strato 3c-sic che risiede ancora su un substrato di silicio, dove tutte le temperature di lavorazione devono essere mantenute ben al di sotto della temperatura di fusione del silicio (~ 1400 ° c). è generalmente accettato che la mobilità portante sostanzialmente superiore di 4 ore e le energie di ionizzazione drogante più basse rispetto alla 6h sic (tabella 5.1) dovrebbero renderlo il politipo di scelta per la maggior parte dei dispositivi elettronici, a condizione che tutte le altre elaborazioni, prestazioni e costi dei dispositivi i problemi correlati sono approssimativamente uguali tra i due politipi. inoltre, l'anisotropia della mobilità intrinseca che degrada la conduzione parallelamente all'asse c cristallografico in 6h-sic favorisce in particolare 4h-sic per configurazioni di dispositivi di potenza verticali (sezione 5.6.4). poiché l'energia di ionizzazione dei droganti dell'accettore di tipo p è significativamente più profonda rispetto ai donatori di tipo n, è possibile ottenere una conduttività molto più elevata per i substrati di tipo n rispetto ai substrati di tipo p.
il fatto che i coefficienti di diffusione della maggior parte dei droganti sic siano trascurabilmente piccoli (a 1800 ° c) è eccellente per mantenere la stabilità della giunzione del dispositivo, poiché i droganti non si diffondono indesiderabilmente quando il dispositivo viene utilizzato a lungo termine ad alte temperature. sfortunatamente, questa caratteristica è anche in gran parte (tranne che per b in condizioni estreme temperature) preclude l'uso della diffusione convenzionale del drogante, una tecnica molto utile ampiamente impiegato nella produzione di microelettronica di silicio, per il drogaggio modellato di sic. Il drogaggio modellato lateralmente di sic viene effettuato mediante impiantazione ionica. questo in qualche modo limita la profondità che la maggior parte dei droganti può essere convenzionalmente impiantata a \u0026 lt; 1 μm usando droganti convenzionali e impianto attrezzature. rispetto ai processi al silicio, l'impianto di ioni richiede un budget termico molto più elevato per ottenere un'attivazione elettrica dell'impianto dopante accettabile. sintesi dei processi di impianto di ioni per vari droganti può essere trovato in la maggior parte di questi processi si basa sulla realizzazione dell'impianto a temperature che vanno dalla temperatura ambiente a 800 ° c utilizzando un modello (a volte ad alta temperatura) materiale di mascheramento. l'elevata temperatura durante l'impianto favorisce l'auto-guarigione del reticolo durante l'impianto, in modo che il danno e la segregazione degli atomi di silicio e carbonio spostati non divengano eccessivo, specialmente negli impianti ad alte dosi spesso impiegati per la formazione di contatti ohmici. co-impianto di carbonio con droganti è stato studiato come mezzo per migliorare la conduttività elettrica di più strati impiantati pesantemente drogati. dopo l'impianto, la maschera di modellazione viene spogliata e una temperatura più alta (da ~ 1200 a 1800 ° c) viene eseguita la ricottura per ottenere la massima attivazione elettrica degli ioni droganti. la ricottura finale le condizioni sono cruciali per ottenere le proprietà elettriche desiderate dagli strati impiantati di ioni. a più alto temperatura di annealing dell'impianto, la morfologia della superficie sic può seriamente degradare. perché sublimazione l'incisione è guidata principalmente dalla perdita di silicio dalla superficie del cristallo, ricottura in sovrapressioni di silicio può essere usato per ridurre il degrado superficiale durante i ricottura ad alta temperatura. tale sovrapressione può essere raggiunto da fonti solide a breve distanza come l'uso di un sic crogiolo chiuso con coperchio e / o sic polvere vicino al wafer, o ricottura in un'atmosfera contenente silano. allo stesso modo, robusto depositato tappatura strati come aln e grafite, si sono anche dimostrati efficaci per preservare meglio la superficie sic morfologia durante la ricottura dell'impianto di ioni ad alta temperatura. come evidenziato da una serie di la...
tutta l'elettronica utile dei semiconduttori richiede percorsi di segnale conduttivi dentro e fuori da ciascun dispositivo e interconnessioni conduttive per trasportare segnali tra dispositivi sullo stesso chip e su circuiti esterni elementi che risiedono fuori dal chip. mentre sic in sé è teoricamente capace di un fantastico funzionamento elettrico in condizioni estreme (sezione 5.3), tale funzionalità è inutile senza contatti e interconnessioni che sono anche in grado di funzionare nelle stesse condizioni. la durata e l'affidabilità di i contatti e le interconnessioni di metallo-semiconduttore sono uno dei principali fattori che limitano l'operatività limiti di temperatura elevata di elettronica sic. allo stesso modo, contatti e metallizzazioni del dispositivo ad alta potenza dovrà resistere a stress da alta temperatura e alta densità di corrente mai incontrati prima nell'esperienza dell'elettronica di potenza in silicio. il tema della formazione dei contatti metallo-semiconduttore è un campo tecnico molto importante, troppo ampio da discutere in dettaglio qui. per discussioni generali sul contatto metallo-semiconduttore fisica e formazione, il lettore dovrebbe consultare i racconti presentati nei riferimenti 15 e 104. questi i riferimenti riguardano principalmente contatti ohmici con semiconduttori convenzionali a banda stretta come silicio e gaas. le panoramiche specifiche della tecnologia di contatto dei metalli-semiconduttori sic si possono trovare in riferimenti 105-110. come discusso nei riferimenti 105-110, ci sono entrambe le somiglianze e alcune differenze tra sic contatti e contatti con semiconduttori convenzionali a banda stretta stretta (ad es. silicio, gaas). il stessa fisica di base e meccanismi di trasporto attuali che sono presenti in contatti narrow-bandgap come stati superficiali, fermi-pinning, emissione termoionica e tunneling, si applicano anche ai contatti sic. una conseguenza naturale della più ampia banda proibita di sic è l'altezza di barriera schottky più efficace. analogo alla fisica dei contatti ohmici a banda stretta, lo stato microstrutturale e chimico di l'interfaccia sic-metal è fondamentale per contattare le proprietà elettriche. quindi, deposizione premetale preparazione della superficie, processo di deposizione del metallo, scelta del metallo e bomboletta di ricottura post-deposizione tutto ha un impatto notevole sulle prestazioni risultanti dei contatti metal-sic. perché la natura chimica di la superficie di partenza sic è fortemente dipendente dalla polarità superficiale, non è raro da ottenere Risultati significativamente diversi quando lo stesso processo di contatto viene applicato alla superficie della faccia di silicio contro la superficie della faccia di carbonio.
a temperatura ambiente, non sono noti prodotti chimici umidi noti che incidono sul cristallo singolo sic. maggior parte l'incisione modellata di sic per dispositivi elettronici e circuiti è realizzata usando tecniche di incisione a secco. il lettore dovrebbe consultare i riferimenti 122-124 che contengono i riassunti dei risultati di incisione a secco ottenuto fino ad oggi. il processo più comunemente impiegato riguarda l'attacco ionico reattivo (rie) di sic in plasmi fluorurati. maschere sacrificali di incisione (come il metallo di alluminio) sono depositate e fotolitografiche modellato per proteggere le aree desiderate dall'incisione. il processo siciliano può essere implementato utilizzando hardware standard di silicio rie e tassi di incisività tipici di 4h e 6h sicure dell'ordine delle centinaia di Angstrom al minuto. i processi sicure ben ottimizzati sono in genere altamente anisotropi con poco sottotaglio della maschera di incisione, lasciando superfici lisce. una delle chiavi per ottenere superfici lisce impedisce il \"micromasking\", in cui il materiale di mascheratura è leggermente inciso e casualmente ridistribuito sul campione efficacemente mascherando le aree molto piccole del campione che erano destinate alla uniformità incisione. questo può portare a formazioni di \"etch-residui\" simili a \"erba\" che si formano nelle regioni non mascherate, che è indesiderabile nella maggior parte dei casi. mentre i tassi di incisione rie sono sufficienti per molte applicazioni elettroniche, sono molto più alti i tassi di sic etch necessario per ritagliare le caratteristiche dell'ordine di decine a centinaia di micrometri in profondità che sono necessari per realizzare sensori avanzati, mem e fori passanti per wafer utili per dispositivi sic rf. asciugatura al plasma ad alta densità sono state utilizzate tecniche come la risonanza ciclonica di cicloni e il plasma accoppiato induttivamente sviluppato per soddisfare l'esigenza di un'incisione profonda di sic. Tassi di incisione modellati senza residui superiori a a mille angstrom al minuto sono stati dimostrati. è stata anche dimostrata l'incisione modellata di sic a tassi di incisione molto alti usando foto-assistita e scuro incisione elettrochimica a umido. scegliendo condizioni di incisione appropriate, questa tecnica ha dimostrato una capacità di blocco dell'etichina molto utile selettiva-selettiva. tuttavia, ci sono incompatibilità principali del processo elettrochimico che lo rende indesiderabile per la produzione di massa vlsi, anche estesa pre-trattamento e post-preparazione della preparazione del campione, isotropia etch e mascheratura sottoquotazione, e in qualche modo incisione non uniforme attraverso il campione. le tecniche di incisione laser sono in grado di incidere caratteristiche di grandi dimensioni, come attraverso fori passanti per wafer utili per chip RF.
informazioni sui contatti
luna@powerwaywafer.compowerwaymaterial@gmail.com 
+86-592-5601 404
